SK Hynix представила планы по внедрению 3D-технологий в память HBM4 на Hot Chips 2026

Во время проходящей в эти дни конференции Hot Chips 2026 вице-президент по инженерии интеграции чипов в SK Hynix, Джесик Ли, представил амбициозные планы компании относительно будущего памяти High-Bandwidth Memory.

Презентация под названием «Advanced Packaging for High-Bandwidth Memory» пролила новый свет на то, как корейский гигант намерен справиться с растущими требованиями рынка, связанными в первую очередь с бумом на оборудование для искусственного интеллекта. В настоящее время стандартом являются стеки, состоящие максимум из 16 слоев (16-Hi) на базе технологии HBM3E, однако будущее лежит в еще более сложных конструкциях и окончательном переходе к полной, трехмерной (3D) интеграции логических схем.

Согласно обнародованной дорожной карте, грядущее поколение памяти HBM4 должно предложить мощный скачок производительности, что повлечет за собой необходимость применения новых методов соединения кристаллов. Укладка все большего числа чипов в одном вертикальном стеке порождает огромные проблемы, связанные с отводом тепла и потреблением тока. Именно поэтому инженеры SK Hynix вскоре начнут прибегать к инновационным методам, выходящим за рамки ныне оптимизированного процесса Advanced MR-MUF.

Решением проблем с барьером в 16 слоев должна стать, среди прочего, технология Hybrid Bonding (позволяющая создавать более плотные соединения). Что интересно, на концептуальных слайдах, касающихся систем упаковки 2.5D, рядом с собственными технологиями TSMC (CoWoS-L, CoWoS-R, CoWoS-S) появилась также технология EMIB, разрабатываемая Intel. Это является веским доказательством, подтверждающим недавние слухи о возможном создании совместного предприятия между американской Intel и SK Hynix в сегменте передовых технологий памяти.

Основные параметры и целевые характеристики грядущих модулей HBM4 выглядят следующим образом:

– Пропускная способность, превышающая 2 ТБ/с.

– Снижение энергопотребления более чем на 40%.

– Емкость до 48 ГБ на один стек микросхем.

– Применение более 20 000 микроскопических соединений TSV (Through-Silicon Via).

– Размеры корпуса 12,8 x 11 мм с сохранением максимальной толщины элемента на уровне 775 микрометров.

– Улучшение теплового сопротивления минимум на 14% по сравнению со старшим поколением HBM3E.

Более высокая плотность микросхем и значительно меньший физический шаг контактов усугубляют проблему отвода тепла. Чтобы оптимизировать охлаждение, компания работает над собственной системой снижения локальных точек нагрева под названием I-HBM. Она функционирует по принципу, схожему с решением Heat Path Block от конкурента Samsung. Непосредственно в области физического соединения, где во время передачи данных генерируются самые высокие температуры, встраивается специальный электроизолирующий материал с чрезвычайно высокой теплопроводностью. Внедрение этого выделенного «теплового коридора» должно гарантировать снижение теплового сопротивления еще на 30%, что при таком плотном размещении ядер TSV необходимо для поддержания стабильности работы.

Однако конечным этапом развития, на который с оптимизмом смотрит вся отрасль, является полная пространственная 3D-интеграция. В ближайшем будущем производители хотят отказаться от плоского размещения отдельных чипов на общей кремниевой подложке. В конечном итоге целые пакеты памяти HBM должны соединяться послойно и размещаться непосредственно над кремнием вычислительного процессора (например, мощного графического ускорителя). Такая компактная архитектура радикально сократит путь, проходимый электрическими импульсами, гарантируя еще более низкие задержки, значительное снижение сопротивления и огромную экономию места при проектировании будущих суперкомпьютеров.