Масштабирование SRAM все еще не умерло — 2-нм техпроцесс TSMC заявляет о значительных улучшениях

Масштабирование SRAM резко остановилось с последним раундом новых технологических узлов, предвещая темное будущее, в котором встроенная память будет становиться все более дорогой. Однако, вопреки тому, что мы видели в прошлом, масштабирование SRAM, по-видимому, не умерло.

Будущий узел N2 от TSMC дебютирует с транзисторами GAA (gate-all-around) nanosheet, обещающими значительное снижение энергопотребления и повышение производительности и плотности транзисторов. По сравнению с технологией изготовления N3E, чипы, построенные на N2, как ожидается, снизят потребление энергии на 25–30 % (при эквивалентном количестве транзисторов и частоте), повысят производительность на 10–15 % (при том же количестве транзисторов и мощности) и достигнут 15-процентного увеличения плотности транзисторов (сохраняя ту же скорость и мощность).

Однако примечательным аспектом N2 от TSMC является то, что этот производственный узел также уменьшает размер ячейки HD SRAM примерно до 0,0175 мкм^2 (что обеспечивает плотность SRAM 38 Мб/мм^2) по сравнению с 0,021 мкм^2 в случае N3 и N5, согласно докладу, который TSMC представит на предстоящей конференции IEDM в декабре.

Это большой прорыв, поскольку в последние годы SRAM стало особенно трудно масштабировать. Например, N3B от TSMC (технология 1-го поколения 3 нм) в этом отношении не обеспечило большого преимущества перед N5 (узел 5 нм), в то время как размер ячейки бита HD SRAM N3E (технология 2-го поколения 3 нм) составляет 0,021 мкм^2 и не дает никаких преимуществ с точки зрения масштабирования SRAM по сравнению с N5. С N2 TSMC наконец удалось уменьшить размер ячейки бита HD SRAM и, следовательно, увеличить плотность SRAM.

Нанолистовые транзисторы GAA от TSMC, по-видимому, являются основным средством для меньших размеров ячеек HD SRAM. Транзисторы GAA обеспечивают улучшенный электростатический контроль над каналом, полностью окружая его материалом затвора, что помогает уменьшить утечку и позволяет транзисторам уменьшаться в размерах, сохраняя производительность. Это обеспечивает лучшее масштабирование размеров транзисторов, что имеет решающее значение для уменьшения размера отдельных компонентов, таких как ячейки SRAM. Кроме того, структуры GAA позволяют более точно настраивать пороговое напряжение, что имеет важное значение для надежной работы транзисторов в целом и ячеек SRAM в частности, что позволяет еще больше уменьшить их размеры.

Современные ЦП, ГП и СнК конструкции очень требовательны к SRAM, поскольку эти процессоры в значительной степени полагаются на SRAM для многочисленных кэшей для эффективной обработки больших объемов данных. Доступ к данным из памяти является как истощающим производительность, так и энергоемким, что делает достаточный объем SRAM критически важным для оптимальной производительности. Заглядывая вперед, спрос на кэши и SRAM будет продолжать расти, поэтому достижение TSMC с размером ячейки SRAM является очень важным.

Ранее в этом году TSMC заявила, что транзисторы N2 gate-all-around nanosheet обеспечивают более 90% от целевой производительности, а выход годных для устройств SRAM объемом 256 Мб (32 МБ) в некоторых партиях превышает 80%. По состоянию на март 2024 года средний выход годных для устройств SRAM объемом 256 Мб достиг приблизительно 70%, что значительно выше примерно 35% в апреле 2023 года. Производительность устройств также демонстрирует устойчивый рост, при этом более высокие частоты достигаются без увеличения энергопотребления.

Источник: Tomshardware.com