Технология AMD 3D V-Cache 2-го поколения обеспечивает пропускную способность до 2,5 ТБ/с

AMD выпустила дополнительную информацию о своей технологии 3D V-Cache 2-го поколения, используемой в процессорах Ryzen 7000 X3D.

Сайт Tom's Hardware получил информацию о новом поколении 3D V-Cache от AMD после того, как @Locuza_ в Твиттер раскрыл новый чипсет:

Клиентский кристалл ввода-вывода Zen 4 Raphael 6 нм:

- 128b DDR5 PHY + 32b для ECC (8b на 32b канал)
- 2 порта GMI3, 3x CCD невозможны. :p
- 28x PCIe 5, Zen1/2/3 cIOD имел 32x линии PCIe.
Таким образом, AMD сократила потери на клиентском рынке.
- Действительно только один RDNA2 WGP, 128 шейдерных «ядер» https://t.co/bkqdVvhgrn pic.twitter.com/erYxTw1p8h

— Локуза (@Locuza_) 4 марта 2023 г.

Одним из изображений, обнародованных компанией, был первый взгляд на новую матрицу ввода-вывода для следующего поколения технологии 3D V-Cache. Эта новая матрица ввода-вывода используется в новейших процессорах Ryzen 7000 X3D «Raphael».

AMD добавит к кэш-памяти L3 больше по сравнению с частями, отличными от X3D, доведя размер до 96 МБ в одном чиплете и основанном на 7-нм техпроцессе. Кэш-память L3 размещена на 5-нм матрице Zen 4 Core Complex Die (CCD). В то время как следующее поколение будет иметь меньший кристалл кэш-памяти, оно сохранит то же количество транзисторов. Однако плотность транзисторов увеличилась до 130,6 МТр/мм² по сравнению с первоначальными 114,6 МТр/мм² и достигла более высокой пропускной способности 2,5 Тбайт/с, что на двадцать пять процентов больше, чем у конструкции 5800X3D.

Компания уменьшила площадь соединения сквозных кремниевых переходных отверстий (TSV) вдвое. CCD от Zen 4 в настоящее время используется в потребительских процессорах Ryzen 7000 X3D и процессорах серверов/рабочих станций EPYC 9004. Теперь кристалл ввода-вывода будет изменен для потребительских и серверных моделей после выпуска и будет иметь два порта для подключения к глобальной памяти, исключая конфигурации, использующие три ПЗС-матрицы одновременно.

Новый кристалл также будет предлагать 128-битные физические уровни DDR5 (PHY) и 32-битную память с кодом исправления ошибок (ECC) с 8 битами на 32-битный канал и в двадцать восемь раз больше физических уровней PCIe 5.0, что на четыре меньше, чем интеграция вычислений Zen 1/2/3 по требованию или cIOD. Наконец, ожидается, что чипсет будет предлагать 128 шейдерных ядер.