AMD Zen6: подробности о 256-ядерных процессорах и 1 ГБ кэш-памяти L3

Появились новые подробности о следующем поколении процессорной архитектуры AMD Zen 6. Согласно данным инсайдера @InstLatX64, изучившего обновленный код AMD, Zen 6 имеет идентификатор B80F00 и будет производиться по 2-нм техпроцессу TSMC (за исключением низкопотребляющих версий).

На основе кодовых имен также была составлена линейка продуктов, которая включает три версии архитектуры: Classic Zen 6, Dense Zen 6c и LPE Zen 6.

Ранее предполагалось, что AMD может использовать новый техпроцесс для увеличения количества ядер в процессорах. Однако последняя информация указывает, что компания сохранит прежнее количество ядер в одном кластере CCX, сосредоточившись вместо этого на увеличении объема кэш-памяти L3.

Classic Zen 6 — стандартная версия архитектуры — будет использоваться в процессорах с кодовыми именами Venice, Medusa Point, Medusa Halo, Gator Range и Olympic Range. Olympic Range с разъемом AM5 представляет настольные процессоры Ryzen, Venice — серверные EPYC, остальные — мобильные решения.

В архитектуре Zen 6 кластер CCX сохранит конфигурацию 12 ядер, но объем кэш-памяти L3 увеличится с 32 МБ в Zen 5 до 48 МБ — рост на 50%.

Это означает, что если будущие настольные процессоры сохранят конструкцию с двумя CCX, максимальное количество ядер останется на уровне 24, но общий объем L3 кэша вырастет с текущих 64 МБ до 96 МБ. Для версий X3D, даже при добавлении всего 64 МБ дополнительного кэша, общий объем достигнет 160 МБ против нынешних 128 МБ.

В отличие от Classic Zen 6, версия Dense Zen 6c демонстрирует сверхплотную компоновку: один кластер CCX будет содержать 32 ядра и 128 МБ кэша L3, но такие чипы планируется использовать только в серверных процессорах EPYC серии Venice.

Согласно слухам, один из процессоров EPYC на Zen 6c будет состоять из 8 кластеров CCX, что позволит достичь 256 ядер и 1024 МБ (1 ГБ) кэш-памяти L3. Для сравнения, текущий флагман EPYC 9965 имеет 192 ядра и 384 МБ L3.

Информация о низкопотребляющей версии LPE Zen 6 пока неполная. Предполагается, что она будет производиться по 3-нм техпроцессу TSMC и ориентирована на бюджетные мобильные или встраиваемые устройства, с максимум 4 ядрами на CCX.