Инструмент Google подстегивает конкурс на запуск RISC-V на процессорах AMD Zen: но возможно ли это?

x86 — это архитектура набора инструкций (ISA) компьютера со сложным набором инструкций (CISC), разработанная около 48 лет назад. Однако внутри современные ядра x86 полагаются на фирменные движки, работающие на ISA компьютера с сокращенным набором инструкций (RISC) для обработки сложных инструкций. Внутренние ISA RISC не документированы, но они, как правило, должны быть похожи на известные ISA RISC, такие как Arm или RISC-V. Микрокод ЦП — это низкоуровневый слой, который преобразует сложные инструкции x86 CISC в простые внутренние инструкции RISC, которые выполняет аппаратное обеспечение ЦП. Предполагается, что микрокод ЦП может изменяться только поставщиком ЦП, но иногда это не так, и, по-видимому, некоторые части микрокода Zen 1/2/3/4 от AMD можно изменить с помощью Zentool.

Участники проекта Jianchen хотят найти кого-то, кто сможет модифицировать микрокод AMD Zen CPU на современном процессоре — скажем, серии EPYC 9004 — для выполнения двоичных файлов RISC-V. Ожидается, что патч либо позволит напрямую выполнять программы RISC-V, либо значительно повысит скорость их выполнения по сравнению с эмуляцией с использованием того же оборудования. Работа должна быть протестирована с использованием версий RISC-V бенчмарков, таких как Coremark или Dhrystone. Полная заявка включает двоичные файлы или исходный код, файлы конфигурации, зависимости и инструкции по тестированию. Если до крайнего срока 6 июня будут отправлены только двоичные файлы, идентичный исходный код должен быть добавлен через pull request позже. Победитель получит 20 000 иен (приблизительно 2 735 долларов США).

Еще в середине 2010-х годов AMD планировала предложить как x86-64, так и Armv8-A Zen CPU (о чем недавно вспомнил Майк Кларк, главный архитектор AMD), поэтому весьма вероятно, что существовал микрокод для микроархитектуры Zen 1, который поддерживал интерфейсную ISA Aarch64. Тем не менее, процессоры Zen 1 могли бы иметь несколько «слотов» микрокодового уровня, один из которых поддерживал бы x86-64, а другой — Aarch64. Однако мы сомневаемся, что это так, поскольку современные процессоры имеют очень тщательную аппаратную оптимизацию производительности, которая включает в себя аппаратную оптимизацию между микрокодом и остальной частью ядра. AMD едва ли когда-либо разрабатывала микрокод, который поддерживал бы Aarch64 или RISC-V для процессоров Zen 2/3/4, и поэтому микрокодовый уровень этих процессоров строго x86-64, и едва ли достаточно места для микрокода, чтобы переписать их с нуля.

«Это недостижимо», — написал один из комментаторов по имени Monocasa. «Не хватает перезаписываемого микрокода, чтобы сделать это даже в качестве супермедленного хака. И даже если бы весь микрокод был перезаписываемым, микрокод — это своего рода запасной путь на современных ядрах x86, а быстрый путь — это жестко зашитое декодирование для инструкций x86. И даже если бы это было не так, декодирование и переход микрокода сами по себе жестко зашиты для форматов инструкций x86. И даже если бы это было не так, микрооперации очень не RISC».

Один из комментаторов раскритиковал формат конкурса, предположив, что это способ выполнить сложную работу за плату менее 3000 долларов.

В целом, хотя концепция перезаписываемого микрокода интересна и стимулирует обсуждение альтернативных конструкций ЦП, поддержки нескольких ISA и низкоуровневой оптимизации, не похоже, что конкурс достигнет заявленной цели. Может быть, переписывание (или, скорее, перекомпиляция) одной или двух программ RISC-V для процессоров x86 имеет больше смысла?

Источник: Tomshardware.com